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Tend锚ncias e Perspectivas do Mercado Global de Interposer de Sil铆cio para GPU e HPC

Prolifera莽茫o R谩pida de Cargas de Trabalho de IA Generativa

Os modelos de fronteira agora excedem um trilh茫o de par芒metros e exigem largura de banda de mem贸ria acima de 20 TB/s, um limiar ating铆vel apenas com interposers de sil铆cio de grande 谩rea. A arquitetura Blackwell da NVIDIA 茅 enviada em volume durante 2026 com oito pilhas HBM3E fornecendo 18 TB/s, for莽ando as dimens玫es dos pacotes a ultrapassar 3.500 mm虏. A mudan莽a de implanta莽玫es centradas em treinamento para implanta莽玫es dominadas por infer锚ncia prioriza a capacidade de mem贸ria e a lat锚ncia em detrimento da densidade de computa莽茫o pura, como ilustrado pelo Maia 100 da Microsoft e o TPU v5p do Google, ambos lan莽ados em 2025. O sil铆cio personalizado dos hyperscalers est谩 fragmentando o mercado de interposer de sil铆cio para GPU e HPC, porque cada acelerador propriet谩rio requer sua pr贸pria aloca莽茫o de CoWoS, mantendo a demanda elevada mesmo que o crescimento unit谩rio de GPU se modere. Consequentemente, os fornecedores de interposers desfrutam de visibilidade de v谩rios anos, mas devem equilibrar designs personalizados de pequenos lotes, o que complica a utiliza莽茫o das linhas.^{[1]NVIDIA Corp., "NVIDIA Blackwell Platform Arrives to Power a New Era of Computing," NVIDIA Newsroom, nvidianews.nvidia.com}

Aumento no N煤mero de Pilhas HBM por Pacote de GPU

A integra莽茫o de HBM dobrou de quatro pilhas em 2022 para oito em 2025, com roteiros de 12 pilhas previstos para 2028. Cada pilha adicional multiplica a densidade de TSV e amplifica os gradientes t茅rmicos em tamanhos de die superiores a 2.000 mm虏. O CoWoS-L da TSMC, introduzido em 2024, particiona as zonas de l贸gica e mem贸ria para permitir layouts de 12 pilhas sem ultrapassar os envelopes t茅rmicos de 400 W, enquanto a SK Hynix iniciou remessas em volume de HBM3E de 12 camadas em 2025. Os gargalos do lado da mem贸ria permanecem agudos, pois tr锚s fornecedores ainda controlam 95% da capacidade de HBM, criando efeitos cascata que se propagam para o planejamento de wafers de interposer.

Transi莽茫o para Arquiteturas de GPU Baseadas em Chiplets

A desagrega莽茫o de dies monol铆ticos reduz custos e aumenta o rendimento, uma estrat茅gia pioneira do MI300 da AMD em 2024, que combinou chiplets de computa莽茫o de 5 nm com dies de E/S de 6 nm em um interposer compartilhado e reduziu as contas de fabrica莽茫o em at茅 40%. O Ponte Vecchio de 47 blocos da Intel mostrou que a abordagem escala, mas a decis茫o da Intel de adiar o Falcon Shores em favor do Jaguar Shores em escala de rack sublinha os limites pr谩ticos dos pacotes. Os esquemas de chiplets exigem interposers que suportem links die-a-die de v谩rios terabits com lat锚ncia abaixo de nanossegundos, acelerando a ado莽茫o de padr玫es abertos como o UCIe 2.0. A flexibilidade tem um custo de planejamento: as fundi莽玫es devem reservar v谩rios tamanhos de die, sobrecarregando a capacidade de fotom谩scaras e desacelerando a economia de aumento de produ莽茫o.

Ado莽茫o Generalizada de Pacotes 2,5D em ASICs de Rede

A migra莽茫o para Ethernet de 800 G e 1,6 T gerou ASICs de rede que incorporam uma d煤zia de pilhas HBM ao lado da l贸gica de comuta莽茫o. O Tomahawk 6 da Broadcom, enviado em 2026, consolida 102,4 Tb/s de comuta莽茫o em um interposer com mais de 6.000 mm虏, reduzindo a pot锚ncia por bit em uma ordem de magnitude em compara莽茫o com substratos org芒nicos. O Teralynx 11 da Marvell emprega n贸s de processo de 2 nm e E/S bidirecional 3D a 6,4 Gb/s, visando tecidos sem bloqueio para mega-clusters de GPU. Como os ciclos de atualiza莽茫o de rede ocorrem em cad锚ncias de tr锚s a cinco anos independentemente dos booms de IA, a demanda por interposers neste segmento traz estabilidade bem-vinda para as casas de montagem e teste de semicondutores terceirizados (OSAT).

Capacidade Limitada de Fundi莽茫o para Interposers 鈮�65 K mm虏

Apenas tr锚s fornecedores, TSMC, Samsung e Intel, podem atualmente processar interposers que excedem tamanhos de ret铆culo de 65.000 mm虏. A TSMC domina com aproximadamente 70% da fabrica莽茫o de CoWoS instalada, mas mesmo ap贸s aumentar para 150.000 in铆cios de wafer por m锚s no final de 2026, apenas a NVIDIA absorver谩 mais da metade dessa produ莽茫o. A litografia de m煤ltiplos disparos desacelera cada ferramenta para apenas 40 wafers por dia, e os gravadores de TSV enfrentam prazos de entrega de 18 meses. A terceiriza莽茫o da montagem final para ASE Technology e Amkor Technology melhora o rendimento, mas introduz risco de rendimento nos pontos de transfer锚ncia, prolongando a escassez at茅 pelo menos 2027.

Altos Custos de Substrato de Acumula莽茫o Compensando as Economias do Interposer

A escassez de fibra de vidro e a mudan莽a para materiais de baix铆ssima perda para sinaliza莽茫o de 112 Gb/s elevaram os pre莽os de substratos avan莽ados de CI em 30-40% desde 2024. As l铆deres Unimicron Technology e Ibiden aumentaram os pre莽os duas vezes em 2025 e sinalizaram novos aumentos para 2026. Como resultado, um pacote CoWoS completo agora custa entre 800 e 1.200 USD, em compara莽茫o com 400-600 USD dois anos atr谩s, corroendo as economias esperadas da desagrega莽茫o de dies. Aceleradores corporativos com pre莽os entre 10.000 e 15.000 USD consideram essa infla莽茫o de materiais mais dif铆cil de absorver do que produtos de hyperscale vendidos acima de 30.000 USD, comprimindo as margens dos OSATs e incentivando a explora莽茫o de alternativas de fan-out sem substrato.

*Nossas previs玫es tratam os impactos dos impulsionadores e restri莽玫es como direcionais, e n茫o aditivos. As previs玫es de impacto refletem o crescimento de base, os efeitos de composi莽茫o e as intera莽玫es entre vari谩veis.

An谩lise de Segmentos

Por Tipo de Interposer: Variantes Passivas Dominam, Designs Ativos Ganham Tra莽茫o

Os interposers de sil铆cio passivo responderam por 82% do mercado de interposer de sil铆cio para GPU e HPC em 2025, refletindo controle de processo maduro, altos rendimentos de TSV e uma clara vantagem de custo para pacotes focados em roteamento de sinal e integra莽茫o de HBM. O mercado de interposer de sil铆cio para GPU e HPC para designs passivos foi de 1,90 bilh茫o de USD em 2025 e continua a se expandir 脿 medida que os clusters de hyperscale adotam dimens玫es cada vez maiores. No entanto, os limites t茅rmicos e de distribui莽茫o de energia de camadas puramente passivas est茫o levando os designers a incorporar reguladores localizados, retimers e circuitos de monitoramento diretamente no plano do interposer.

As variantes ativas, portanto, registram um CAGR robusto de 26,98% at茅 2031, subindo de uma base modesta de 0,42 bilho de USD em 2025. O EMIB da Intel mostra como as pontes de sil铆cio localizadas podem reduzir os custos de materiais em at茅 50% para layouts de dies pequenos, enquanto o SoIC da TSMC une blocos de l贸gica empilhados em pitches abaixo de 1 碌m. 脌 medida que as contagens de mem贸ria aumentam, as grades de distribui莽茫o de energia ativas reduzem a queda de tens茫o, permitindo frequ锚ncias de clock mais altas e gerando ganhos de efici锚ncia que superam sua complexidade de design. Os analistas esperam que as solu莽玫es ativas conquistem 25-30% da participa莽茫o do mercado de interposer de sil铆cio para GPU e HPC at茅 2031.

Por Aplica莽茫o: Aceleradores de IA Lideram, ASICs de Rede Emergem

Os aceleradores de IA e aprendizado de m谩quina reivindicaram 48% da receita em 2025, traduzindo-se em um tamanho de mercado de interposer de sil铆cio para GPU e HPC de 1,11 bilh茫o de USD. Seu CAGR de 27,38% reflete a mudan莽a para motores de infer锚ncia centrados em mem贸ria, como o NVIDIA Rubin, que integra 288 GB de HBM4 e exige mais de 4.000 mm虏 de 谩rea de interposer. O HPC cient铆fico permanece o segundo maior comprador, impulsionado por aquisi莽玫es de exascale nos Estados Unidos, 闯补辫茫辞 e Europa, mas sua curva de crescimento 茅 mais suave porque os ciclos de compra dependem de or莽amentos governamentais plurianuais.

Os ASICs de rede s茫o o ponto brilhante emergente. Embora representem um gasto absoluto menor hoje, o sil铆cio de comuta莽茫o para Ethernet de 800 G e 1,6 T requer 10 vezes a efici锚ncia energ茅tica das plataformas de 2023, e apenas os interposers de sil铆cio 2,5D atendem 脿s metas de imped芒ncia e densidade.^{[2]TSMC, "TSMC 2.5-D and 3-D IC Technologies," tsmc.com} Consequentemente, os projetos de rede contribuem com uma parcela desproporcional da carga incremental de wafers nos OSATs, proporcionando diversifica莽茫o contra oscila莽玫es na demanda de GPU. Ao longo do per铆odo de previs茫o, os analistas esperam que os ASICs de rede reduzam a diferen莽a 脿 medida que os operadores de hyperscale renovam suas camadas de tecido a cada 3 a 5 anos.

Por Usu谩rio Final: Hyperscalers Dominam, Empresas Aceleram

Os provedores de servi莽os em nuvem responderam por 72% do volume em 2025, gra莽as aos investimentos bilion谩rios em IA da Microsoft, Google, Meta e Amazon. Seu compromisso agregado de 315 bilh玫es de USD nos exerc铆cios fiscais de 2025-2026 sustenta contratos de longo prazo que reservam o tempo de linha de interposer bem antes do tape-out. Mesmo assim, os data centers corporativos est茫o crescendo mais rapidamente, avan莽ando a um CAGR de 27,43% 脿 medida que bancos, grupos de sa煤de e empresas industriais constroem pilhas de LLM soberanas para cumprir os mandatos de privacidade.

Essa bifurca莽茫o for莽a os fornecedores de empacotamento a equilibrar dois envelopes de design divergentes. Os m贸dulos de hyperscale visam racks resfriados a l铆quido com 1.000 GPUs que excedem 700 W por dispositivo, enquanto as empresas limitam as placas resfriadas a ar abaixo de 400 W e monitoram de perto os custos da lista de materiais. Consequentemente, os OSATs devem amortizar suas linhas de CoWoS de v谩rios bilh玫es de d贸lares em execu莽玫es corporativas de maior volume e menor margem, enquanto preservam as faixas premium para os hyperscalers.

An谩lise Geogr谩fica

A 脕蝉颈补-笔补肠铆蹿颈肠辞 manteve uma participa莽茫o dominante de 65% do mercado de interposer de sil铆cio para GPU e HPC em 2025, ancorada pelos hubs CoWoS da TSMC em Zhunan e Longtan e pelas linhas I-Cube da Samsung em Hwaseong e Pyeongtaek. Taiwan sozinha representa aproximadamente metade da produ莽茫o mundial de interposers, e tanto as f谩bricas taiwanesas quanto as sul-coreanas se beneficiam do agrupamento estreito de fornecedores de substratos, m谩scaras e produtos qu铆micos. Os OSATs chineses, como o JCET Group, possuem ferramentas avan莽adas de fan-out, mas enfrentam controles de exporta莽茫o dos EUA que impedem o acesso a ferramentas de TSV de ponta, limitando os pacotes dom茅sticos a designs legados que n茫o podem hospedar HBM4.

A Am茅rica do Norte 茅 o mercado regional de crescimento mais r谩pido, com proje莽茫o de crescimento a um CAGR de 27,58% at茅 2031. Os incentivos da Lei CHIPS totalizando 39 bilh玫es de USD aceleraram a constru莽茫o de novas f谩bricas e plantas de empacotamento. A concess茫o de 8,5 bilh玫es de USD mais o empr茅stimo de 11 bilh玫es de USD da Intel apoia os sites no Arizona e Ohio que produzir茫o montagens EMIB e Foveros, enquanto a f谩brica da TSMC no Arizona, apoiada por 6,6 bilh玫es de USD em financiamento federal, adiciona capacidade CoWoS em 2027.^{[3]Departamento de Com茅rcio dos EUA, "A Administra莽茫o Biden-Harris Anuncia Termos Preliminares com a TSMC Arizona," commerce.gov} A Amkor Technology est谩 investindo 7 bilh玫es de USD em um campus no Arizona com meta de produ莽茫o em 2027, mas a base de custos da Am茅rica do Norte permanece 30-40% acima da 脕蝉颈补-笔补肠铆蹿颈肠辞, limitando a ado莽茫o entre empresas sens铆veis a custos.

A Europa captura uma fatia de um d铆gito m茅dio, limitada pela escassa capacidade de fundi莽茫o e m铆nima expertise em empacotamento al茅m de substratos de alta qualidade. A Lei Europeia de Chips direciona 43 bilh玫es de euros (aproximadamente 46,4 bilh玫es de USD) para f谩bricas de l贸gica em vez de linhas de montagem 2,5D, deixando a regi茫o dependente de importa莽玫es para dispositivos centrados em HBM. A Am茅rica do Sul, o Oriente 惭茅诲颈辞 e a 脕frica juntos respondem por menos de 2% da demanda, mas os crescentes programas soberanos de IA poderiam estimular constru莽玫es regionais de data centers que, por sua vez, atraem empacotamento localizado na segunda metade da d茅cada.